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空持千百偈 不如吃茶去

时序约束之通过Tcl扩展SDC

22 Sep 2019 » FPGA, Digital IC Design

1 前言

“Synopsys公司设计约束”(SDC,Synopsys Design Constraints)用于描述对时序、功率和面积的设计要求,是EDA工具中用于综合、静态时序分析和布局布线最常用的格式。


2


        告辞。