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空持千百偈 不如吃茶去

时序约束基本原理与方法(未完)

27 Aug 2019 » FPGA

1 前言

       

  • 开发环境:
    • Quartus Prime Standard 18.1
  • 操作系统:
    • Windows 10 Pro 1903

2

2.1 时钟

        TimeQuest Timing Analyzer下的报告表示的是当前工程中各个时钟型号的固有属性。这些是EDA软件自动分析出来的工程中的一些时钟属性的信号,如果某个被认为是时钟的信号没有相关的频率周期定义,EDA软件就会自动将其按照1GHz的频率来进行分析。

2.2 工作温度模式

Slow 1200mV 85C ModelSlow 1200mV 0C ModelFast 1200mV 85C Model
最高温慢速最低温慢速最低温快速
  • Fmax Summary:最大频率汇总报告;

        如果工程没有添加任何约束文件,或者约束文件中没有任何有效的内容,EDA软件会自动分析并加入自动分析出来的时钟信号并加入合理约束。一旦工程中加入了有效的SDC文件后,EDA软件就一切以SDC文件的约束为准,不再自动分析和加入其它信号的约束。


3 使用TimeQuest Timing Analyzer添加时钟约束

        一个工程中如果添加了多个SDC约束文件且同时生效,那么EDA软件会依次按照这两个中的内容进行约束和报告,如果对某一个节点在多个约束文件中都添加了约束信息,则后执行的约束内容会覆盖更新掉先执行的约束内容。

        创建PLL的生成时钟可以使用“derive_pll_clock -create_base_clocks”来实现对所有PLL输出的约束。

        创建时钟约束的作用:

  • 指导编译软件对设计进行必要的优化,以使编译结果更够满足设计需求。比如CLK要运行在125MHz,就创建这个时钟的约束并约束频率为125MHz,那么EDA软件看到这个约束之后,就会去优化这个时钟驱动的所有寄存器相关的布局布线,使这些寄存器直接的数据传输在125MHz时依旧不出错。
  • 为了作为时序分析软件分析传输路径时候的参考,进行静态时序分析。

        告辞。